TSMC stellt Fertigungspläne für 16A-Prozess vor: Leistungssteigerung und reduzierte Leistungsaufnahme in Aussicht
TSMC, der taiwanische Halbleiterhersteller, hat kürzlich auf dem Technology Symposium 2024 in Santa Clara seine Fertigungspläne vorgestellt. Dabei lag der Fokus auf den neuesten Entwicklungen im Bereich der Halbleiterproduktion. TSMC ist derzeit führend in der Wafer-Belichtung und im Packaging und verfügt über ein großes Auftragsvolumen. Dennoch hat das Unternehmen bisher eher zurückhaltend auf neue Fertigungsgrößen und Technologien reagiert. Auf dem Symposium hat TSMC jedoch erstmals den 16A-Prozess der ngström-Ära offiziell spezifiziert.
Ab der zweiten Hälfte des Jahres 2026 plant TSMC, die ersten Chips mit einer Fertigungsgröße von 16A herzustellen. Im Vergleich zum noch nicht in Produktion befindlichen N2P-Prozess soll der 16A-Prozess eine Leistungssteigerung von 8 bis 10 Prozent bei gleichem Verbrauch bieten. Zusätzlich soll eine um etwa 15 bis 20 Prozent reduzierte Leistungsaufnahme bei gleicher Leistung erreicht werden. Die Transistordichte soll voraussichtlich um etwa 1,07 bis 1,1-fach erhöht werden.
Der 16A-Prozess von TSMC basiert auf Nanosheet-Transistoren und Super Power Rail (SPR). SPR ist ein Back Side Power Delivery Network (BSPDN), das ähnlich wie Intels PowerVia funktioniert. Es gibt jedoch verschiedene Implementierungen eines BSPDN. Ursprünglich war geplant, Super Power Rail bereits für den N2P-Prozess einzusetzen, jedoch hat TSMC die Verschiebung auf den A16-Prozess bekannt gegeben, ohne Gründe dafür anzugeben.
TSMCs Self-Powered Ring (SPR) erreicht in Bezug auf Umsetzung und technische Komplexität das gleiche Niveau wie Intels PowerVia. Die Verwendung von Buried Power Rails wird daher nicht in Betracht gezogen. Obwohl auf der Rückseite der Transistoren einige spannungsversorgende Leiterbahnen vorhanden sind, erfolgt die Zuführung der Power Rails weiterhin über das Front-End. Die Nachteile, die mit der gemeinsamen Nutzung dieser Versorgung im Bereich der Datenleitungen einhergehen, bestehen also weiterhin. Eine alternative Option besteht darin, Buried Power Rails mit einem BSPDN zu verwenden. In diesem Fall erfolgt die Versorgung tatsächlich über die Rückseite, was zu einer weitgehenden Trennung der Daten- und Versorgungsbereiche führt. Für die niedrigste Ebene (M0) wird weiterhin das Front-End verwendet, was bedeutet, dass die Ströme über vergleichsweise dickere Leitungen auf die Vorderseite des Wafers übertragen werden.
Sowohl Intels Lösung als auch vermutlich TSMCs SPR nutzen Nano-TSV (Through-Silicon Via), um die Transistorzelle oder den Transistorkontakt zu verbinden. Diese Umsetzung eines BSPDN (Backside Power Delivery Network) ist äußerst aufwendig, bietet jedoch auch die meisten Vorteile.
Der 16A-Prozess von TSMC ist speziell für HPC-Produkte (High Performance Computing) konzipiert, da das Unternehmen hier weiterhin den größten Wachstumsmarkt in der Produktion moderner Chips sieht. Es wird vermutet, dass das entsprechende Gegenstück zu TSMCs Fertigung Intel 14A sein wird, bei dem Intel plant, die neue PowerVia-Technologie zur Chip-Versorgung einzusetzen und zusätzlich High-NA EUV (Extreme Ultraviolet Lithography) zu verwenden.
Weitere Einzelheiten zu den Fertigungsplänen von TSMC und Intel werden auf dem Symposium erwartet, insbesondere Informationen zum Packaging, das neben der eigentlichen Wafer-Belichtung als die zweite große technologische Herausforderung gilt.
Schlagwörter: Intels PowerVia + TSMCs SPR + TSMC
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