TSMC, der taiwanische Halbleiterhersteller, hat k\u00fcrzlich auf dem Technology Symposium 2024 in Santa Clara seine Fertigungspl\u00e4ne vorgestellt. Dabei lag der Fokus auf den neuesten Entwicklungen im Bereich der Halbleiterproduktion. TSMC ist derzeit f\u00fchrend in der Wafer-Belichtung und im Packaging und verf\u00fcgt \u00fcber ein gro\u00dfes Auftragsvolumen. Dennoch hat das Unternehmen bisher eher zur\u00fcckhaltend auf neue Fertigungsgr\u00f6\u00dfen und Technologien reagiert. Auf dem Symposium hat TSMC jedoch erstmals den 16A-Prozess der ngstr\u00f6m-\u00c4ra offiziell spezifiziert.<\/p>\n
Ab der zweiten H\u00e4lfte des Jahres 2026 plant TSMC, die ersten Chips mit einer Fertigungsgr\u00f6\u00dfe von 16A herzustellen. Im Vergleich zum noch nicht in Produktion befindlichen N2P-Prozess soll der 16A-Prozess eine Leistungssteigerung von 8 bis 10 Prozent bei gleichem Verbrauch bieten. Zus\u00e4tzlich soll eine um etwa 15 bis 20 Prozent reduzierte Leistungsaufnahme bei gleicher Leistung erreicht werden. Die Transistordichte soll voraussichtlich um etwa 1,07 bis 1,1-fach erh\u00f6ht werden.<\/p>\n
Der 16A-Prozess von TSMC basiert auf Nanosheet-Transistoren und Super Power Rail (SPR). SPR ist ein Back Side Power Delivery Network (BSPDN), das \u00e4hnlich wie Intels PowerVia funktioniert. Es gibt jedoch verschiedene Implementierungen eines BSPDN. Urspr\u00fcnglich war geplant, Super Power Rail bereits f\u00fcr den N2P-Prozess einzusetzen, jedoch hat TSMC die Verschiebung auf den A16-Prozess bekannt gegeben, ohne Gr\u00fcnde daf\u00fcr anzugeben.<\/p>\n
TSMCs Self-Powered Ring (SPR) erreicht in Bezug auf Umsetzung und technische Komplexit\u00e4t das gleiche Niveau wie Intels PowerVia. Die Verwendung von Buried Power Rails wird daher nicht in Betracht gezogen. Obwohl auf der R\u00fcckseite der Transistoren einige spannungsversorgende Leiterbahnen vorhanden sind, erfolgt die Zuf\u00fchrung der Power Rails weiterhin \u00fcber das Front-End. Die Nachteile, die mit der gemeinsamen Nutzung dieser Versorgung im Bereich der Datenleitungen einhergehen, bestehen also weiterhin. Eine alternative Option besteht darin, Buried Power Rails mit einem BSPDN zu verwenden. In diesem Fall erfolgt die Versorgung tats\u00e4chlich \u00fcber die R\u00fcckseite, was zu einer weitgehenden Trennung der Daten- und Versorgungsbereiche f\u00fchrt. F\u00fcr die niedrigste Ebene (M0) wird weiterhin das Front-End verwendet, was bedeutet, dass die Str\u00f6me \u00fcber vergleichsweise dickere Leitungen auf die Vorderseite des Wafers \u00fcbertragen werden.<\/p>\n
Sowohl Intels L\u00f6sung als auch vermutlich TSMCs SPR nutzen Nano-TSV (Through-Silicon Via), um die Transistorzelle oder den Transistorkontakt zu verbinden. Diese Umsetzung eines BSPDN (Backside Power Delivery Network) ist \u00e4u\u00dferst aufwendig, bietet jedoch auch die meisten Vorteile.<\/p>\n
Der 16A-Prozess von TSMC ist speziell f\u00fcr HPC-Produkte (High Performance Computing) konzipiert, da das Unternehmen hier weiterhin den gr\u00f6\u00dften Wachstumsmarkt in der Produktion moderner Chips sieht. Es wird vermutet, dass das entsprechende Gegenst\u00fcck zu TSMCs Fertigung Intel 14A sein wird, bei dem Intel plant, die neue PowerVia-Technologie zur Chip-Versorgung einzusetzen und zus\u00e4tzlich High-NA EUV (Extreme Ultraviolet Lithography) zu verwenden.<\/p>\n
Weitere Einzelheiten zu den Fertigungspl\u00e4nen von TSMC und Intel werden auf dem Symposium erwartet, insbesondere Informationen zum Packaging, das neben der eigentlichen Wafer-Belichtung als die zweite gro\u00dfe technologische Herausforderung gilt.<\/p>\n
Schlagw\u00f6rter: Intels PowerVia + TSMCs SPR + TSMC<\/p>\n","protected":false},"excerpt":{"rendered":"
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